Sofics – Ontwerpen van een on-chip overspanningstolerante interface voor digitale communicatie

Contact
Olivier Marichal – omarichal@sofics.com

Category
Electronics

Context

Sofics is wereldleider in het ontwikkelen van on-chip ESD bescherming en heeft een uitgebreid portfolio van on-chip ESD clamps voor adavanced CMOS. Daarnaast ontwikkelt Sofics ook geïntegreerde schakelingen voor digitale interfaces voor verschillende toepassingen.

Het schalen van IC-technologiën naar het nm bereik laat toe om meer complexiteit te integreren op 1 chip. Eén van de nadelen is echter dat de spanningstoleranties van de transistoren (en de bijhorende voedingsniveaus) verlagen. De voeding voor IO transistoren (thick oxide transistoren) kan gemakkelijk zakken tot 1.2V; terwijl inter-chip communicatie op PCB niveau nog altijd dient te opereren in het 1.8V – 5V bereik.

Daarnaast bestaat er ook een situatie waarbij bus communicatie op het PCB op een hogere spanning gebeurt dan één van de beschikbare voedingen op chip. Hoewel de chip de bus kan aansturen met zijn eigen lagere spanning, moet het interne on-chip ontwerp tolerant zijn aan deze hogere spanning opgelegd door het PCB. Meer specifiek vormt het vermijden van een omgekeerde geleiding door de PMOS driver bulk diode een belangrijke uitdaging.

Doelstellingen

De doelstelling van deze thesis bestaat erin een geïntegreerde schakeling te ontwerpen in een geavanceerde CMOS node (bijv 22nm) die digitale communicatie (zender en ontvanger) voorziet op een spanning die hoger is dan de normale IO spanning van de technologie.

Het is de bedoeling dat de student(e) onderzoek doet naar de applicatie en er een gepast specificatieoverzicht voor opstelt. Mogelijke applicaties zijn:

• 3.3V tolerante IO voor I2C
• 3.3V IO met 1.8V technologie limiet
• 1.2V IO met 0.9V technologie limiet
• 1.8V VIO geschikt voor 2.5/3.3V bus

Op basis van de opgestelde specificatie dient de student(e) het circuit te ontwerpen waarbij de grootste uitdaging erin zal bestaan ervoor te zorgen dat alle componenten onder alle omstandigheden binnen hun opgelegde tolerantiegrenzen blijven opereren. Dit is nodig om de betrouwbaarheid van het circuit op lange termijn te vrijwaren. Hiervoor kan er gesteund worden op verschillende strategieën die hiertoe door Sofics reeds ontwikkeld zijn.

Een extra uitdaging voor deze thesis zal erin bestaan te zorgen voor een geschikte on-chip ESD bescherming voor het circuit. Hiervoor kan de student(e) steunen op de ruime expertise die Sofics opgebouwd heeft, zowel in het ontwikkelen van protectiecircuits (ESD-clamps) als het inherent robuust maken van circuits.

Het is verder de bedoeling dat de student(e) dit ontwerp ook realiseert in layout zodat zijn/haar design effectief ‘in silicon’ gerealiseerd kan worden. De student(e) dient de invloed hiervan na te gaan op het gedrag van het circuit en waar nodig bijsturen.

De metingen en analyse op het gerealiseerde ontwerp vormen geen deel van de thesis, maar kunnen eventueel later dienen als onderwerp van een vervolgthesis.